RISC-V od softwaru až po křemík: Programování, Linux, FPGA a aplikace AI Počítačový Kurz

Základy architektury RISC-V a přehled ekosystému

Krajina ISA RISC-V a adopcí v průmyslu

• Filosofie otevřené ISA a standardizace RISC-V International
• Mentální model RISC-V: architektura Load-Store, registrů, pořadí bajtů
• Srovnání s ARM, x86 a POWER: kompromisy pro heterogenní výpočetní architektury
• Hodnocení zralosti ekosystému: SiFive, T-Head, Western Digital a rostoucí komunita open-source křemíku
• Standardizované rozhraní: RISC-V Privileged ISA, vrstva abstrakce softwaru stroje (MSBL)

Modely paměti a shoda s ABI

• Specifikace neprivilegované architektury: mapa CSR, zpracování výjimek a hierarchie paměti
• Instrukční sady RV32I / RV64I a shoda s ABI pro meziplatformní portabilitu binárních souborů
• Konvence pořadí paměti a instrukce bariér pro multiprocesorové systémy

Programování v assembly a nástrojový řetězec kompilátorů RISC-V

Nízkohladinové programování instrukcí

• Základní celočíselné instrukce (I), násobení/dělení (M), atomické operace (A) – rozšíření
• Strategie programování vědomé bitové délky pro 32bitové a 64bitové cíle RISC-V
• Konvence volání a správa zásobníkových rámců pro vestavěné a reálnodobové softwarové systémy

Ovládání nástrojového řetězce kompilátorů

• Nástrojový řetězec kompilátorů na bázi LLVM: Clang, LLVM, Binutils pro křížové kompilování RISC-V
• Skripty linkeru, sekce a konfigurace paměťového rozložení pro prostředí bare-metal a RTOS
• Intrinsiky kompilátoru, úrovně optimalizace a ladění kódu řízené profilováním
• Pracovní postupy vývoje open-source nástrojových řetězců: buildování, testování a balíkování vlastních nástrojových řetězců GCC/Clang

Vývoj vestavěných systémů a reálnodobové operační systémy

Programování Bare-Metal a RTOS

• Systémové programování v Rustu pro RISC-V: nulové náklady na abstrakci, nebezpečné správu paměti a vývoj bare-metal
• Prostředí No-Std: vlastní linkery, vývoj ovladačů zařízení a mapování paměti do I/O
• Vývoj RTOS Zephyr a BSP Buildroot pro cíle RISC-V
• Propojování periferií: GPIO, I2C, SPI, UART a programování DMA řadičů

Optimalizace napájení a výkonu

• Gating hodinových signálů, správa energetických domén a optimalizace režimů nízkého spotřebovaného napájení
• Analyza výkonu přesná na cykly pomocí simulačních profilerů a hardwarových počítadel výkonu
• Ladění latence přerušení v reálném čase pro aplikace kritické z hlediska bezpečnosti

Vývoj jádra Linuxu a bootloadera pro RISC-V

Ekosystém boot firmware a bootloaderu

• OpenSBI (implementace specifikace SBI): vývoj firmware bootloadera
• UEFI/EDK II na RISC-V: vývoj moderního firmware boot stacku
• Portování Coreboot a U-Boot pro jednodiskové počítače s RISC-V

Integrace jádra Linuxu

• Příspěvky do hlavní větvě jádra RISC-V: překryvy stromu zařízení, topologie CPU a vývoj ovladačů kontrolerů přerušení (AIA)
• Vývoj vendor BSP a konfigurace jádra pro vlastní SoC platformy
• Podpora souborových systémů, síťového stacku a kontejnerizace (Docker, Kubernetes) na hostitelských systémech RISC-V

Návrh SoC RISC-V a prototypování FPGA

Architektura a integrace multicore SoC

• Metodologie návrhu sítě na čipu (NoC) pro vícejadrové procesory RISC-V
• Koherentní cache Axi4/CHI a protokoly mezi procesorem komunikace
• Integrace open-source IP: OpenCores, ChIPS Framework a vendor RTL komponenty
• Návrh busové matice a integrace paměťových kontrolerů (DDR, SRAM, eMMC, PCIe)

Prototypování procesorů na bázi FPGA

• Syntéza a implementace FPGA jádra RISC-V (např. BOOM, VexRiscv, PULP)
• Aserce SystemVerilog (SVA) a metodologie funkčního ověřování na bázi UVM
• Nástroje formálního ověřování a testování na bázi vlastností pro validaci jádra RISC-V

Vektorová rozšíření RISC-V a doménově specifické urychlení

Hloubkový pohled na rozšíření RVV (RISC-V Vector)

• Vektorová načítání/ukládání, vektorové sloučené násobení-sčítání (VFMA) a urychlení maticových výpočtů
• Operace s proměnnou délkou vektoru (VL, VLEN) pro optimalizaci SIMD provedení podle zatížení
• Vektorové maskové operace, segmentová kontrola a flexibilita datových typů pro úlohy DSP a ML

Návrh vlastního DSP a doménově specifických instrukcí

• Návrh doménově specifických urychlovačů prostřednictvím vlastních rozšíření a rozhraní operandů na bázi CBAR
• Úpravy frontendu kompilátoru pro generování vlastních instrukcí a výstup kódu
• Strategie hardwarovo-softwarového dělení pro integraci urychlovačů do produkčních SoC

Urychlení AI a edge machine learning na RISC-V

Návrh a integrace NPU pro procesory RISC-V

• Architektura Neural Processing Unit: systolické pole, tensorové jádra a komprese vah pro on-chip urychlení AI
• Techniky kvantizace modelů (INT8, INT4, FP8) pro nasazení na edge na RISC-V
• Kompatibilita frameworků: TensorFlow Lite Micro, ONNX Runtime a PyTorch Edge na cílech RISC-V

Heterogenní výpočty pro AI úlohy

• Soupravez RISC-V hostitelského CPU a AI urychlovače NPU pro reálnodobé inferenční potrubí
• Optimalizace podsystému paměti: správa šířky pásma HBM/DDR pro váhy a aktivace ML modelů
• Termální a energetické rozpočty pro edge AI inferenční systémy

Hardwarová bezpečnost a důvěrné výpočty na RISC-V

Ochrana fyzické paměti a důvěrné provádění

• Ochrana fyzické paměti (PMP) a bezpečnostní mechanismy walkeru stránky tabulky
• Architektury Secure Enclave/TEE pro RISC-V: integrace OP-TEE, důvěrné prostředky provádění třídy SEV
• Bezpečnost bootovacího řetězce: kořen důvěry, bezpečné spuštění a attestation měřeného spuštění

Kryptografické urychlení

• Kryptografická rozšíření RISC-V (Zk, Zkr, K): urychlení SHA, AES, RSA, RSA-PSS a ECC
• Integrace postkvantové kryptografie (PQC) pro procesory RISC-V nové generace
• Techniky zmírnění bočních útoků: programování v konstantním čase, maskování a hardwarové generátory náhodných čísel

Pokročilá vlastní architektura a návrh rozšíření ISA

Doménově specifická architektura a vlastní rozšíření instrukcí

• Metodologie návrhu rozšíření ISA: kódování, tabulky kódování, analýza dopadu na ABI a proces podání specifikace RISC-V International
• Návrh vlastního souboru registrů s CBAR (Custom Base Address Registers) pro dispatch operandů
• Navazování instrukcí, detekce nebezpečí a úpravy potrubí pro vlastní rozšíření

Ověření a schválení úprav vlastní architektury

• Návrh testbenche pro vlastní rozšíření: směřované vs. konstraint-random generování stimulace
• Rámy testování regrese a ověřování řízené pokrvením pro architektonické úpravy
• Testování interoperability: zajištění funkčnosti vlastních instrukcí v rámci zavedených omezení ABI

Aplikace RISC-V kritické z hlediska bezpečnosti a v automobilovém průmyslu

Funkční bezpečnost a soulad s automobilovými standardy

• Soulad s funkční bezpečností ISO 26262 pro automobilové procesory RISC-V
• Klasifikace ASIL-Q a vývoj bezpečnostního manuálu pro křemíkové IP RISC-V
• Deterministické zpracování přerušení, lockstep jádrové páry a ochrana paměti pro systémy RISC-V kritické z hlediska bezpečnosti

Průmyslové reálnodobové a edge výpočetní aplikace

• Soulad IEC 61508 SIL a deterministické plánování na multicore platformách RISC-V
• Vývoj průmyslových IoT brán s RISC-V: konektivita, edge analytika a systémy OTA aktualizace firmware

Závěrečný projekt: Vývoj systému RISC-V od začátku do konce

Projekt celého životního cyklu

• Specifikace architektury: návrh rozšíření ISA a konfigurace jádra pro definovaný use case
• Implementace RTL v SystemVerilog s UVM testbenchi a pokrvením formálního ověřování
• Prototypování FPGA, vývoj boot firmware a integrace hardwarové ovladačské vrstvy bare-metal
• Linux BSP a přizpůsobení nástrojového řetězce pro vlastní jádro RISC-V
• Nasazení AI úloh: integrace NPU, kvantizace modelů a benchmarking výkonu
• Validace bezpečnosti: vynucování PMP, bezpečné spuštění a benchmarking kryptografického urychlení
• Technická dokumentace architektury, analýza IP strategie a prezentace mezikolegoviálnímu týmu