Děkujeme za vaši dotaz! Jeden z našich pracovníků vás brzy kontaktuje.
Děkujeme za rezervaci! Jeden z našich pracovníků vás brzy kontaktuje.
Návrh Školení
Základy architektury RISC-V a přehled ekosystému
Landscape ISA RISC-V a adopce v průmyslu
- Filosofie open ISA a standardizační krajina RISC-V International
- Myšlenkový model RISC-V: Architektura Load-Store, registrační soubor, pořadí bajtů
- Srovnání s ARM, x86 a POWER: kompromisy pro heterogenní výpočetní architektury
- Vyhodnocení zralosti ekosystému: SiFive, T-Head, Western Digital a rostoucí open-source komunita hardwaru
- Standardizované rozhraní: RISC-V Privileged ISA, Vrstva strojové softwarové abstrakce (MSBL)
Modely paměti a soulad s ABI
- Specifikace nepřívilegované architektury: Mapa CSR, zpracování výjimek a hierarchie paměti
- Sady instrukcí RV32I / RV64I a soulad s ABI pro přenositelnost binárních souborů mezi platformami
- Protokoly řazení paměti a bariérové instrukce pro multiprocesorové systémy
Programování v assembleru RISC-V a kompilační toolchain
Nízkoúrovňové programování instrukcí
- Základní celočíselné instrukce (I), násobení/dělení (M), atomické operace (A) extension
- Strategie programování vědomé velikosti slova pro 32bitové a 64bitové cíle RISC-V
- Konvence volání funkcí a správa zásobníkového rámce pro vložené a reálné softwarové systémy
Profesionalita v kompilační toolchain
- Kompilační toolchain založená na LLVM: Clang, LLVM, Binutils pro cross-kompilaci RISC-V
- Linkovací skripty, sekce a konfigurace rozložení paměti pro prostředí bez OS a RTOS
- Intrinsic funkce kompilátoru, úrovně optimalizace a ladění kódu řízené profilováním
- Pracovní postupy pro vývoj open-source toolchain: sestavování, testování a balíčkování vlastních GCC/Clang toolchain
Vývoj vložených systémů a operační systémy reálného času (RTOS)
Programování v prostředí bez OS a RTOS
- Systémové programování v Rustu pro RISC-V: abstrakce s nulovou přídavnou zátěží, bezpečná správa paměti a vývoj hardwarově orientovaného kódu (bare-metal)
- Prostředí No-Std: vlastní linkery, vývoj ovladačů zařízení a přístup přes mapované paměti (I/O)
- Vývoj BSP pro RTOS Zephyr a Buildroot pro cíle RISC-V
- Rozhraní periferií: programování GPIO, I2C, SPI, UART a řadičů DMA
Optimalizace výkonu a spotřeby
- Gating hodinového signálu, správa napěťových domén a optimalizace nízkospotřebných režimů
- Cyklicky přesná analýza výkonu pomocí simulátorů profilovače a hardwarových čítačů výkonu
- Úprava latence přerušení reálného času pro aplikace kritické z hlediska bezpečnosti
Vývoj jádra Linuxu a bootloaderu pro RISC-V
Firmware bootování a ekosystém bootloaderů
- OpenSBI (implementace specifikace SBI): vývoj firmwaru bootloaderu
- UEFI/EDK II na RISC-V: vývoj moderního firmware pro bootovací zásobník
- Porting Coreboot a U-Boot pro jednodeskové počítače s RISC-V
Integrace do jádra Linuxu
- Příspěvky do hlavní větve jádra RISC-V: překryvy stromu zařízení, topologie CPU a vývoj ovladačů řadičů přerušení (AIA)
- Vývoj BSP pro výrobce a konfigurace jádra pro platformy vlastních SoC
- Podpora souborových systémů, síťový zásobník a podpora kontejnerizace (Docker, Kubernetes) na hostitelských systémech RISC-V
Návrh SoC RISC-V a prototypování na FPGA
Architektura multiprocesorového SoC a integrace
- Metodologie návrhu sítě na čipu (NoC) pro vícejádrové procesory RISC-V
- Koherence cache a protokoly meziprócesorové komunikace Axi4/CHI
- Integrace open-source IP: OpenCores, ChIPS Framework a komponenty RTL od výrobce
- Návrh sběrnice (bus matrix) a integrace řadičů paměti (DDR, SRAM, eMMC, PCIe)
Prototypování procesorů na základě FPGA
- Syntéza a implementace jádra RISC-V na FPGA (např. BOOM, VexRiscv, PULP)
- Ověřovací metodologie založená na tvrzeních SystemVerilog (SVA) a UVM
- Nástroje formálního ověření a testování založené na vlastnostech pro validaci jádra RISC-V
Extension vektorových instrukcí RISC-V a akcelerace specializovaného domainu
Hluboký přehled extension RVV (RISC-V Vector)
- Vektorové načítání/ukládání, vektorově fúzní násobení-přidávání (VFMA) a akcelerace maticových výpočtů
- Operace s proměnnou délkou vektoru (VL, VLEN) pro SIMD execution optimalizovanou podle zátěže
- Vektorové maskovací operace, řízení segmentů a flexibilita typů dat pro zátěže DSP a ML
Design vlastních instrukcí DSP a domainově specifických
- Navrhování domainově specifických akcelerátorů prostřednictvím custom extension a rozhraní operandů založených na CBAR
- Změny frontendu kompilátoru pro generování vlastních instrukcí a emitaci kódu
- Strategie dělení mezi hardwarem a softwarem pro integraci akcelerátorů do produkčních SoC
Akcelerace AI a okrajové machine learning na RISC-V
Návrh a integrace NPU pro procesory RISC-V
- Architektura Neural Processing Unit: systolické pole, tensor cores a komprese vah pro on-chip akceleraci AI
- Techniky kvantizace modelů (INT8, INT4, FP8) pro nasazení na okraji sítí na RISC-V
- Kompatibilita frameworků: TensorFlow Lite Micro, ONNX Runtime a PyTorch Edge na cílech RISC-V
Heterogenní výpočetní zpracování pro pracovní zátěže AI
- Ko-design hostitelského CPU RISC-V s akcelerátorem NPU AI pro pipeline reálné inferencí
- Optimalizace subsystému paměti: správa bandwidth HBM/DDR pro váhy a aktivace ML modelů
- Rozpočtování tepelné zátěže a výkonu pro systémy okrajové akcelerace AI
Bezpečnost hardware a důvěryhodné výpočetní zpracování na RISC-V
Ochrana fyzické paměti a důvěryhodné provedení
- Fyzická ochrana paměti (PMP) a bezpečnostní mechanismy chodců tabulek stránek
- Architektury Secure Enclave/TEE pro RISC-V: integrace OP-TEE, důvěryhodná prostředí provádění třídy SEV
- Bezpečnost bootovacího řetězce: root of trust, secure boot a attestation měřeného startu
Kryptografická akcelerace
- Extension kryptografie RISC-V (Zk, Zkr, K extension): akcelerace SHA, AES, RSA, RSA-PSS a ECC
- Integrace post-quantum kryptografie (PQC) pro next-generation procesory RISC-V
- Techniky mitigace kanálových útoků: programování s konstantním časem, maskování a hardwarové generátory náhodných čísel
Pokročilý design vlastní architektury a extension ISA
Domainově specifická architektura a custom extension instrukcí
- Metodologie návrhu extension ISA: kódování, tabulky kódování, analýza dopadu na ABI a proces podávání specifikace do RISC-V International
- Návrh vlastního registračního souboru s CBAR (Custom Base Address Registers) pro routing operandů
- Pipelining instrukcí, detekce hazardu a úpravy pipeline pro custom extensions
Ověření a signoff modifikací vlastní architektury
- Návrh testbenchů pro custom extensions: vedené vs. omezením řízené generování podnětů
- Rámcové systémy regresních testů a ověřování řízené pokrytím pro architektonické modifikace
- Testy interoperability: zajištění funkčnosti custom instrukcí v rámci zavedených omezení ABI
Aplikace bezpečnostně kritického a automobilového RISC-V
Funkční bezpečnost a soulad s automobilními normami
- Soulad s funkční bezpečností ISO 26262 pro automobilové procesory RISC-V
- Klasifikace ASIL-Q a vývoj manuálů bezpečnosti pro silicon IP RISC-V
- Deterministické zpracování přerušení, dvojice jader v lockstep módu a ochrana paměti pro bezpečnostně kritické systémy RISC-V
Průmyslové aplikace reálného času a okrajového výpočetního zpracování
- Soulad s IEC 61508 SIL a deterministické plánování na platformách multiprocesorů RISC-V
- Vývoj brány IoT pro průmysl s RISC-V: připojitelnost, analýza na okraji sítě a systémy firmware OTA
Final Project: End-to-end vývoj systému RISC-V
Projekt plného životního cyklu
- Specifikace architektury: design extension ISA a konfigurace jádra pro definovaný případ užití
- Implementace RTL v SystemVerilog s testbenches UVM a pokrytím formálního ověření
- Prototypování na FPGA, vývoj firmwaru bootování a integrace zásobníku ovladačů bare-metal
- Přizpůsobení BSP Linuxu a toolchain pro vlastní jádro RISC-V
- Nasadění pracovní zátěže AI: integrace NPU, kvantizace modelů a benchmark výkonu
- Ověření bezpečnosti: vynucování PMP, secure boot a benchmark kryptografické akcelerace
- Technická dokumentace architektury, analýza strategie IP a prezentace pro cross-funkční tým
21 Hodiny
Reference (2)
Vysvětlení a interaktivita trenéra byla skvělá; i když jsem pravděpodobně nebyl dostatečně zkušený, přece jen jsem se hodně naučil!
Pieter Bruynseels - Spot Buy Center BV
Kurz - Design Patterns
Přeloženo strojem
Líbil se mi platforma, kterou jsme používali. Byla opravdu pěkná a snadno použitelná. Obzvláště jsem ocenil sekci o TypeScriptu, zejména část týkající se namespaců a modulů.
Robert - DB Global Technology
Kurz - JavaScript - Advanced Programming
Přeloženo strojem
